EMC a karta s FPGA od MESA Electronics

[pavelk]

z osobni zkusenosti vim ze mesa a linuxovy modul komunikuje pouze s nekolika malo temito kartami

Fully supported in EMC:
7i33 quad servo card
7i37 Isolated I/O card
7i42 Breakout/FPGA protection card
7i30 Quad 100 Watt H-bridges for 4I27,4I34,4I65,5I20,7I60
7i40 Dual 400W driver
7i29 Dual 2KW H-bridge for 4I27 and FPGA cards

ostatnim kartam nesedi piny nebo s nimi neumi firmware pracovat

ja osobne prave pouzivam nektere jine karty od mesy a ty mohu vyuzit jen z casti
napriklad nektere karty maji multiplexovane encodery a tudiz to firmware neumi obsluhovat

osobne bych uz touhle cestou nesel a zkusil bych vymyslet kartu svoji ktera by umela presne to co potrebuju

diky. vim, bavili jsme se o tom. bohuzel jak uz jsem nahore psal, moje znalosti elektroniky ani zdaleka nestaci na to, abych neco takoveho vymyslel.

i tak mam problem, jen podle nazvu nebo popisu karty, pochopit, ktera z tech karet by byla vlastne potreba a na co. prip. kolik jich vlastne musi byt.

[Radek-B]

Je pravdou ze obsazeni urcitych pinu natvdo je nestastne , ale da se to castecne osetrit i pri spojovani pridavnych karet rozpojenim ksandy a precvaknutim urcitych pinu do jineho konektoru jine ksandy. Pokud maji drivery pro motory optooddeleni , tak je staci ridit primo kartou 5I20. Pokud je potreba spinat relatka anebo zapojit koncove snimace ci jina externi cidla , je dobre to vest pres oddelovaci kartu 7I37.
Vyvoj vlastniho HW je samozrejmne take jednou z moznosti , ale kdyz si clovek uvedomi ze karta 7I37 (16 vstupu,8 silovych vystupu galvanicky oddelenych i mezi sebou) stoji cca 1500,- tak to vetsina lidi vzda.

RADEK

[c.honza]

Dlouho jsem to tu nesledoval, takze tedka mala reakce. Rozlozeni pinu jde celkem jednoduse predelat, pokud mate potrebne vyvojove prostredi (ISE Webpack od Xilinxu, ve verzi ktera je zdarma jdou udelat vsechny potrebne upravy a da se stahnou na strankach Xilinxu po zaregistrovani, ale je to celkem velke...) Ja ho mam nainstalovane, takze pokud nekdo bude potrebovat upravit pinout, napiste mi sz a nejak se domluvime. Dalsi veci je, ze se pokousim rozjet ty multiplexovane enkodery. Myslim si, ze bych to do mesice mohl mit hotove.

[Fizol]

Mam problem so stepgenom a kartou 7i43. Problem je v tom, ze signal STEP ak je spolu s DIR, tak to chodi pekne, ale samotny STEP trhavo(v podstate prejde dlhsiu drahu ako ma). Tak tomu teda nechapem. nevie niekto cim by to mohlo byt?

[robokop]

samotny step?
a step s dir?
jak to myslis?
cim jsi to meril
dej sem vysledky, vic informaci

[Avenger]

Dlouho jsem to tu nesledoval, takze tedka mala reakce. Rozlozeni pinu jde celkem jednoduse predelat, pokud mate potrebne vyvojove prostredi (ISE Webpack od Xilinxu, ve verzi ktera je zdarma jdou udelat vsechny potrebne upravy a da se stahnou na strankach Xilinxu po zaregistrovani, ale je to celkem velke...) Ja ho mam nainstalovane, takze pokud nekdo bude potrebovat upravit pinout, napiste mi sz a nejak se domluvime. Dalsi veci je, ze se pokousim rozjet ty multiplexovane enkodery. Myslim si, ze bych to do mesice mohl mit hotove.

Jen se předběžně ptám , dají se odstaranit u stepgenů ty výstupy "Table3-6" tak, aby se tvářili jako volné pro použití in/out?

Kód: Vybrat vše

Configuration pin-out:

    IO Connections for P2
    Pin#    I/O    Pri. func    Sec. func    Chan      Pin func    Pin Dir

     1       0     IOPort       QCount        1        Quad-B      (In)
     3       1     IOPort       QCount        1        Quad-A      (In)
     5       2     IOPort       QCount        0        Quad-B      (In)
     7       3     IOPort       QCount        0        Quad-A      (In)
     9       4     IOPort       QCount        1        Quad-IDX    (In)
    11       5     IOPort       QCount        0        Quad-IDX    (In)
    13       6     IOPort       PWM           1        PWM         (Out)
    15       7     IOPort       PWM           0        PWM         (Out)
    17       8     IOPort       PWM           1        Dir         (Out)
    19       9     IOPort       PWM           0        Dir         (Out)
    21      10     IOPort       PWM           1        /Enable     (Out)
    23      11     IOPort       PWM           0        /Enable     (Out)
    25      12     IOPort       QCount        3        Quad-B      (In)
    27      13     IOPort       QCount        3        Quad-A      (In)
    29      14     IOPort       QCount        2        Quad-B      (In)
    31      15     IOPort       QCount        2        Quad-A      (In)
    33      16     IOPort       QCount        3        Quad-IDX    (In)
    35      17     IOPort       QCount        2        Quad-IDX    (In)
    37      18     IOPort       PWM           3        PWM         (Out)
    39      19     IOPort       PWM           2        PWM         (Out)
    41      20     IOPort       PWM           3        Dir         (Out)
    43      21     IOPort       PWM           2        Dir         (Out)
    45      22     IOPort       PWM           3        /Enable     (Out)
    47      23     IOPort       PWM           2        /Enable     (Out)

    IO Connections for P3
    Pin#    I/O    Pri. func    Sec. func    Chan      Pin func    Pin Dir

     1      24     IOPort       QCount        5        Quad-B      (In)
     3      25     IOPort       QCount        5        Quad-A      (In)
     5      26     IOPort       QCount        4        Quad-B      (In)
     7      27     IOPort       QCount        4        Quad-A      (In)
     9      28     IOPort       QCount        5        Quad-IDX    (In)
    11      29     IOPort       QCount        4        Quad-IDX    (In)
    13      30     IOPort       PWM           5        PWM         (Out)
    15      31     IOPort       PWM           4        PWM         (Out)
    17      32     IOPort       PWM           5        Dir         (Out)
    19      33     IOPort       PWM           4        Dir         (Out)
    21      34     IOPort       PWM           5        /Enable     (Out)
    23      35     IOPort       PWM           4        /Enable     (Out)
    25      36     IOPort       QCount        7        Quad-B      (In)
    27      37     IOPort       QCount        7        Quad-A      (In)
    29      38     IOPort       QCount        6        Quad-B      (In)
    31      39     IOPort       QCount        6        Quad-A      (In)
    33      40     IOPort       QCount        7        Quad-IDX    (In)
    35      41     IOPort       QCount        6        Quad-IDX    (In)
    37      42     IOPort       PWM           7        PWM         (Out)
    39      43     IOPort       PWM           6        PWM         (Out)
    41      44     IOPort       PWM           7        Dir         (Out)
    43      45     IOPort       PWM           6        Dir         (Out)
    45      46     IOPort       PWM           7        /Enable     (Out)
    47      47     IOPort       PWM           6        /Enable     (Out)

    IO Connections for P4
    Pin#    I/O    Pri. func    Sec. func    Chan      Pin func    Pin Dir

     1      48     IOPort       StepGen       0        Step/Table1    (Out)
     3      49     IOPort       StepGen       0        Dir/Table2    (Out)
     5      50     IOPort       StepGen       0        Table3      (Out)
     7      51     IOPort       StepGen       0        Table4      (Out)
     9      52     IOPort       StepGen       0        Table5      (Out)
    11      53     IOPort       StepGen       0        Table6      (Out)
    13      54     IOPort       StepGen       1        Step/Table1    (Out)
    15      55     IOPort       StepGen       1        Dir/Table2    (Out)
    17      56     IOPort       StepGen       1        Table3      (Out)
    19      57     IOPort       StepGen       1        Table4      (Out)
    21      58     IOPort       StepGen       1        Table5      (Out)
    23      59     IOPort       StepGen       1        Table6      (Out)
    25      60     IOPort       StepGen       2        Step/Table1    (Out)
    27      61     IOPort       StepGen       2        Dir/Table2    (Out)
    29      62     IOPort       StepGen       2        Table3      (Out)
    31      63     IOPort       StepGen       2        Table4      (Out)
    33      64     IOPort       StepGen       2        Table5      (Out)
    35      65     IOPort       StepGen       2        Table6      (Out)
    37      66     IOPort       StepGen       3        Step/Table1    (Out)
    39      67     IOPort       StepGen       3        Dir/Table2    (Out)
    41      68     IOPort       StepGen       3        Table3      (Out)
    43      69     IOPort       StepGen       3        Table4      (Out)
    45      70     IOPort       StepGen       3        Table5      (Out)
    47      71     IOPort       StepGen       3        Table6      (Out) 

[Pupik]

to avenger: tak je nevolej !


loadrt hm2_pci config="firmware=hm2/5i20/SVST8_4.BIT num_encoders=4 num_pwmgens=4 num_stepgens=0"

[Avenger]

to avenger: tak je nevolej !


loadrt hm2_pci config="firmware=hm2/5i20/SVST8_4.BIT num_encoders=4 num_pwmgens=4 num_stepgens=0"

Nojo, ale Step/Dir já chci

[Fizol]

samotny step?
a step s dir?
jak to myslis?
cim jsi to meril
dej sem vysledky, vic informaci

Robi to step. Ak spustim EMC, tak mi to pomaly krokuje.

Neviem cim to je, ale skusil som spustit win XP a robi mi to prave vtedy, ak na pine kde je STEP, je log.0 . Ak na ten pin zapisem log.1, tak to drzi polohu.
V Machu to samozrejme funguje, pretoze Mach pri starte na piny, ktore su nakonfigorovane zapise log.1, ak uz tam ovsem nie je.

Teraz neviem, ci je to chyba drivera, alebo chyba firmware v HM2. Nemam iny driver na DC motor, jedine ak pouzijem AC, ale to sa mi nechce vyberat

[Fizol]

Takze teraz som vyskusal, na vystupe karty 7i43, kde mam STEP a DIR mam normalne 3.6V, takze log.1, ale ak spustim EMC s firmware kde je stepgen, tak uz je tam log.0. Neda sa to niekde nastavit, zeby tam bolo log.1???

[Pupik]

to avenger: ale ty ostatni piny mezi step dir jsou preci volne , pouzitelne jako obyc. I/O rozhrani

Spust EMC z konzoly a kdyz ho ukoncis zadej > dmesg Linux ti vypise obsazeni pinu
Je to OK, ja je bezne pouzivam
Pupik

[Fizol]

Takze teraz som vyskusal, na vystupe karty 7i43, kde mam STEP a DIR mam normalne 3.6V, takze log.1, ale ak spustim EMC s firmware kde je stepgen, tak uz je tam log.0. Neda sa to niekde nastavit, zeby tam bolo log.1???

Tak to bude asi DC driverom,,, skusal som v tej istej konfiguracii krokovy motor a aj AC servo(GSK) a s tymi to chodi super. Takze potrebujem nejaky driver na DC motor. Neslo by to tak, aby som to servo riadil pwm a encoder z neho by som supol do EMC? Neviete o niecom takom?

[Avenger]

to avenger: ale ty ostatni piny mezi step dir jsou preci volne , pouzitelne jako obyc. I/O rozhrani

Spust EMC z konzoly a kdyz ho ukoncis zadej > dmesg Linux ti vypise obsazeni pinu
Je to OK, ja je bezne pouzivam
Pupik

Jestli je to tak, tak je to OK (na pořadí pinů mi nezáleží). Zatím jsem žil v domění, že když použiju stepgen (pwmgen, encoder, či jiný modul), tak prostě natvrdo obsadí svých 6 pinů (v případě stepgenu) na přesně definovaném místě na konektoru a to že nějaké "Table" piny nevyužiju, tak je prostě daň za jakousi univerzálnost toho firmware. Někdo by naopak mohl třeba chtít řídit ty krokáče pomocí všech 6ti pinů Table1-6 (já ani nevím co to je a jak fungují). Pak, že mohu pro jako I/O využít jen zbylé stepgeny, pwmgeny či encodéry neobsazené piny.

[Fizol]

Takze teraz som vyskusal, na vystupe karty 7i43, kde mam STEP a DIR mam normalne 3.6V, takze log.1, ale ak spustim EMC s firmware kde je stepgen, tak uz je tam log.0. Neda sa to niekde nastavit, zeby tam bolo log.1???

Tak to bude asi DC driverom,,, skusal som v tej istej konfiguracii krokovy motor a aj AC servo(GSK) a s tymi to chodi super. Takze potrebujem nejaky driver na DC motor. Neslo by to tak, aby som to servo riadil pwm a encoder z neho by som supol do EMC? Neviete o niecom takom?

Skratil som kable na minimum a zistil som, ze to chodi este horsie. Tak som skusil zaradit 10ohm odpor pred vstup STEP do driveru a zacalo sa to spravat trosicku lepsie, tak som este pridal na 50 ohm. Teraz to chodi pekne, dufam ze som to spravil dobre a ze to tak moze byt.

[Pupik]

to avenger: stepgen ma rozdeleny natvrdo konektor P4 na 4 sekce. Upravou (preprogramovanim v Xillinx IDE) typu stepgenu by slo obsadit treba az vsech 6 pinu pro kazdy stepgen, ale za normalnich okolnosti (defaultni typy stepgenu) (step/dir, A/B, ...) jsou vsechny neobsazene piny k dispozici pro standardni I/O pouziti. A pokud se volaji v configu (hal soubor) mene nez 4 stepgeny na kazdy konektor (max.12 stepgenu), tak vsechny neobsazene piny jsou rovnez k dispozici pro I/O.